Инженер по UVM верификации

Инженер по UVM верификации
250 000 ₽

Вы будете верифицировать IP-блоки и SoC для современных процессоров, работая с UVM и SystemVerilog. Мы даём возможность влиять на архитектуру, участвовать в патентной деятельности и расти вместе с командой экспертов.

Задачи:
- Планирование функциональной верификации IP-блоков и СнК, разработка тестовых планов.
- Разработка верификационных окружений на UVM.
- Автоматизация тестирования (Python/Perl/Tcl).
- Запуск регрессионного тестирования в CI.
- Настройка VIP для интерфейсов (AXI, AHB, OCP, CHI).
- Согласование тестовых планов с архитекторами и RTL-разработчиками.

Требования (Must have):
- Опыт верификации и/или разработки RTL для FPGA или ASIC от 3 лет.
- Знание SystemVerilog и ООП.
- Опыт работы с RTL-симуляторами (любой вендор).
- Владение скриптовыми языками (Python/Perl/Tcl/Shell).
- Уверенное владение Linux.
- Английский — чтение технической документации, переписка.
- Знакомство с архитектурой современного процессора.

Будет плюсом:
- Опыт с UVM.
- Программирование на ASM, C.
- Опыт с CI.
- Знание интерфейсов AXI, AHB, OCP, CHI.

Условия:
- Формат: гибрид/офис/удалёнка (Москва, Санкт-Петербург, Нижний Новгород, Минск).
- Зарплата: обсуждается индивидуально, выше рынка.
- ДМС с первых дней, страхование близких.
- Премии за патенты и РИД.
- Учебный портал, курсы английского, конференции.
- Консультации юристов, психологов, экспертов по ЗОЖ.

Контакт:
контакт скрыт

Контакты: контакт скрыт